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5月25日，华为宣布了一篇名为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文，这篇论文很快被外界及一个词连于一路：“韬定律”。事实上，这篇论文讲的是τ scaling，也就是time scaling，时间缩放。只不外“韬定律”这个说法更易流传，也更易让人记住。 但若只把它理解成华为版的“新摩尔定律”，就有点简朴了。由于这篇论文真正想讲的，是芯片竞争的法则正于变。 已往几十年，芯片行业有一套很是好懂的前进语言，那就是依赖制程工艺来判定芯片机能。7nm、5nm、3nm、2nm...数字越小，听起来就越进步前辈。这个说法固然没错，但它也逐步酿成了一个过在单一的判定尺度。 华为这篇论文提出的问题是：假如晶体管不克不及像已往那样继承轻松变小，计较还有能怎么继承变快？ 谜底是，不只看空间，也要看时间。 τ scaling体贴的不是晶体管还有能缩到多小，而是从晶体管、电路、芯片、封装到数据中央，每一一层能不克不及削减等候、传输、同步及计较的时间。说患上更直白一点，芯片竞争之后不只是谁做患上更小，也是谁能让整个体系更快完成使命。 摩尔定律的问题，不只是技能变难了 已往半导体行业的前进，持久依靠一件事，那就是把晶体管做患上更小。晶体管缩小之后，单元面积能放下更多晶体管，旌旗灯号路径更短，速率更快，能耗更低，成本也能往降落。这套摩尔定律，支撑了半导体行业几十年的增加。 但这条路此刻愈来愈难走。特别是于7nm以后，纯真几何缩小已经经再也不提供已往那种收益。进步前辈制程的光刻、掩膜、设计法则愈来愈繁杂，EUV装备折旧盘踞年夜量成本，领先节点的单颗芯片设计预算已经经跨越10亿美元。 更贫苦的是，进步前辈节点的单元晶体管成本再也不像已往那样不变降落，有些环境下甚至最先往上走。此前每一一代工艺演进，凡是都能于相近成本下放进更多晶体管，并连续换来体系机能及能效晋升，但此刻这套逻辑正于掉效。 对于华为来讲，这个问题更直接，由于进步前辈制程及光刻东西受限，它不克不及简朴地等下一代节点来解决问题，假如只沿着几纳米这条线看，华为自然处于被动。 以是这篇论文成心思之处，是它换了一个问题。 之前各人问的是：晶体管还有能缩小几多？ 此刻它问的是：于节点受限、成本上升、体系愈来愈繁杂的环境下，计较还有能怎么继承加快？ 先说清晰，τ 究竟是甚么 τ是希腊字母tau，于这篇论文里可以理解成一个体系完成要害动作所需要的“特性时间”。 于晶体管层面，它多是一次开关延迟；于电路层面，它多是旌旗灯号沿着一段互连线流传的时间；于芯片层面，它多是一次计较、一次片上通讯的延迟；而于AI数据中央，它多是一条数据从一颗芯片到另外一颗芯片、从一个机柜到另外一个机柜所花的时间。 以是τ scaling不是单指某一种工艺，也不是单指3D重叠。它是一种权衡方式：无论你改的是晶体管、电路、封装、内存、互联还有是体系软件，末了都要问一句，它有无让要害路径上的时间变短。 实在，摩尔定律真正给用户带来的，其实不只是空间缩小，其底子上一样是时间缩短。 晶体管变小，开关速率变快，是时间缩短。 互联更密，旌旗灯号走患上更近，也是时间缩短。 集成度更高，数据少跨几个界限，还有是时间缩短。 已往咱们老是把芯片前进理解成“空间变小”。但末了落到用户及体系上，真正有价值的是“时间变短”。 τ scaling一样是把这个方针拿出来，放到更显眼的位置。 它不只问晶体管面积，而是问每一一层的τ能不克不及降落：晶体管开关能不克不及更快，电线路长能不克不及更短，芯片里的计较及访存能不克不及更快，跨芯片、跨机柜、跨数据中央的通讯能不克不及少一点等候。 这个思绪的利益，是把工艺、封装、架构、互联、内存、体系软件放到了统一张桌子上。 已往，工艺工程师体贴晶体管，电路设计师体贴时序，架构师体贴缓存及互联，体系工程师体贴通讯和谈。各人各自优化，末了再看体系体现。但若方针酿成τ，各人会商的问题就酿成了这一层的改动，末了有无让整个体系更快？ 这才是“韬定律”真正成心思之处。它不是给华为芯片换一个新标签，而是给后摩尔时代找一个新的配合语言。 不换节点，也能继承进步 论文里最详细的案例，是挪动SoC上的LogicFolding。这个可以理解为把原本铺于平面上的一部门电路，折到立体空间里。传统芯片设计，年夜可能是于一个平面上放置逻辑单位，再经由过程上方金属层布线。问题是，线越长，寄生电阻及电容越年夜，旌旗灯号就越慢。到了进步前辈节点以后，许多时辰限定速率的已经经不是晶体管自己，而是线过长，数据走太慢。 LogicFolding的做法，是把数字、模仿、存储电路漫衍到垂直重叠的有源层里，用超细间距混淆键合毗连。如许一来，要害路径上的旌旗灯号没必要于平面上绕远路，而可以于三维空间里走更短路径。 从数据上看，它申明芯片前进纷歧定只能靠更进步前辈制程，也能够靠从头构造电路的空间布局，让时间变短。这对于华为颇有利，由于于进步前辈制程受限的前提下，假如继承只比纳米数，华为没有几多自动权。但若竞争进入3D集成、进步前辈封装、存储接近计较、互联路径缩短这些标的目的，华为就有时机把工程能力转化成另外一种上风。 新技能不是进步前辈制程的替换品 这里必需讲清晰一个问题，假如其他厂商同时拥有更进步前辈制程，又拥有一样成熟的3D重叠、进步前辈封装、内存互联及体系协同能力，那末敌手的绝对于上限仍旧更高。 这个问题，华为这篇论文没有彻底解决，也不成能靠一篇论文解决。更进步前辈的制程仍旧主要，晶体管自己更小、更快、更省电，再叠加3D封装及体系级优化，上风固然会继承放年夜。不克不及由于有了“韬定律”，就说几纳米不主要了。比拟之下，这篇论文更像是于说另外一件事，那就是当进步前辈制程收益变弱，或者者没法连续得到开始进制程时，竞争不克不及只剩下一条路。 “韬定律”不是让华为绕过进步前辈制程差距的全能钥匙。它更像是一套把疆场拉宽的打法，经由过程把封装、互联、内存、体系协同都酿成主疆场，能确保华为至少不会被单一制程指标锁死。 假如把“韬定律”理解成“华为不需要进步前辈制程了”，那就是过分解读。而假如把它理解成“华为试图于后摩尔时代从头界说一部门竞争法则”，就更靠近论文真实的意思。进步前辈制程仍旧是高地，但高地阁下最先呈现更多疆场。华为想做的，是把这些疆场毗连起来。 AI 时代，真正贵的是数据搬运 论文第二个重点，是AI数据中央，这部门更能申明“韬定律”为何不只是手机芯片理论。 手机SoC是单芯片、小功耗、手持装备。而AI集群是成百上千甚至上万颗芯片一路事情，范围可以从机柜延长到整个数据中央。 但它们面临的问题有点像：时间到底华侈于哪里？ 从论文中看，年夜型AI集群里，80%以上能耗耗损于数据挪动，70%以上体系成天职配给数据存储。 华为给出的解决方案有三层。 第一层是Unified Bus。它想削减传统体系里PCIe、以太网、InfiniBand、软件长途内存拜候等多层和谈转换，让差别芯片之间以更靠近内存语义的方式直接通讯。论文声称，这可以把特定长途拜候延迟从几十微秒级降到约100纳秒。 第二层是Hi-ONE光互联。当AI芯片之间的数据带宽进入Tb/s级别，铜缆会变患上愈来愈粗笨、耗电、难布线。Hi-ONE把光互联放到封装四周，单模块到达8Tb/s，削减芯片到光模块之间的SerDes间隔，同时把板间或者面板间光链路延长到100米级。 第三层是3D Folding。论文讲了一个很要害的几何抵牾：于传统2.5D AI芯片里，计较能力按面积增加，也就是N；但内存带宽、I/O、电源凡是沿芯片边沿扩大，只能按周长增加，也就是N。越日后，计较扩张患上越快，边沿供应越跟不上。 3D Folding的标的目的，是把内存、光 I/O、电源这些原本挤于边沿的资源，搬到垂直外貌上，让它们也按面积扩大。它再也不把AI硬件当作单颗芯片，而是当作一个巨年夜的、多层的电子体系。芯片、内存、封装、光互联、机柜收集、软件和谈，都要缭绕削减τ这一方针来实现。 “韬定律”的上风，是把华为从被动坐标里拉出来 假如只用传统芯片叙事来看，芯片问题可以直接总结为“有无开始进制程”、“能不克不及做到3nm、2nm”或者是“及台积电、英伟达、苹果、AMD 差几多”等等。 但这套逻辑自然把华为放于追逐者的位置。 “韬定律”的价值，是华为试图提出另外一套评价系统。于后摩尔时代，制程再也不是独一谜底。封装、互联、内存、架构、体系协同，城市变患上愈来愈主要。 假如你认识华为，就会发明它的上风于在全栈工程能力。它既做终端，也做芯片；既做通讯，也做数据中央；既面临手机这类极致功耗约束，也面临AI集群这类极致互联约束。 “韬定律”把这些看似分离的能力串了起来。 手机芯片上，LogicFolding缩短要害路径；AI 集群里，Unified Bus削减和谈转换；数据中央互联里，Hi-ONE降低长间隔数据搬运成本；将来封装里，3D Folding让内存、I/O、电源及计较一路扩大。这些工具原来可以被当作差别技能项目，但τ scaling给它们套上了统一个框架，那就是让体系里的时间损耗变少。 后摩尔时代，芯片竞争不克不及只看谁的晶体管更小，还有要看谁能把整个体系构造患上更快。 写于末了 读完这篇论文，我感觉“韬定律”最主要之处，不是它给华为芯片贴了一个新标签。 它真正主要之处，是把公共认识的芯片叙事往前推了一步。 已往，咱们习气问：这颗芯片是几多纳米？ 之后可能还有要问：它有无让整个体系少等候、少搬运、少同步？它有无让计较真正更快完成？它有无把工艺、封装、内存、互联、软件一路构造起来？ 这才是华为这篇论文想打开的会商。 当芯片不克不及再轻松变小，计较仍旧要继承变快。 “韬定律”的意义，就于这里。 版权所有，未经许可不患上转载
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